timer的reference model

|触发事件| B[计算时间差] B --> C[更新当前计数] C -->|事件触发| D[更新PWM状态] D --> E[生成断言检查]

新增功能实现：

• 输入捕获：基于实际时间戳计算
• 死区时间：使用传输延迟建模
• 从模式控制：事件驱动状态机

验证导向设计：

• 添加占空比数学验证
• 参数关系静态检查
• 时序约束断言

关键优势：

1. 仿真效率提升：避免逐周期计算
2. 早期错误检测：通过参数断言在配置阶段发现问题
3. 物理时间感知：支持真实时间参数验证
4. DUT实现解耦：不依赖特定实现方式

使用建议：

1. 配合UVM的analysis port使用：

   // 在monitor中
   always @(posedge PCLK) begin
       if (reg_write) begin
           ref_model.reg_write(addr, data);
           analysis_port.write(ref_model.get_status());
       end
   }

2. 添加覆盖率收集：

   covergroup timer_cg @(reg_updated);
       option.per_instance = 1;
       CR1_EN: coverpoint cfg.CR1[0];
       ARR_VS_CCR: coverpoint cfg.ARR - cfg.CCR1 {
           bins zero = {0};
           bins positive = {[1:$]};
       }
   endgroup

这种建模方式更符合验证需求，重点关注功能正确性而非实现细节，同时保持与DUT的时序独立性。

-->

Timer的简化版参考模型实现。

根据验证模型的设计原则，构建一个基于事务级建模的参考模型：

1. 采用事件驱动而非时钟驱动
2. 使用数学计算代替时序逻辑
3. 增加抽象层次
4. 强化断言验证

`timescale 1ns/1ps

module timer1_ref_model #(
    parameter CLK_FREQ = 72_000_000 // 单位Hz
)(
    // 接口保持与之前一致
    input logic         PCLK,
    input logic         PRESETn,
    input logic [31:0]  PADDR,
    input logic         PWRITE,
    input logic [31:0]  PWDATA,
    input logic         PSEL,
    input logic         PENABLE,
    input logic         TIM1_ETR,
    output logic        TIM1_CH1_OC,
    output logic        TIM1_UIE
);

//---------------------------------------
// 抽象事件定义
//---------------------------------------
event reg_updated;      // 寄存器更新事件
event counter_rollover; // 计数器溢出事件
event pwm_update;       // PWM状态更新事件

//---------------------------------------
// 配置空间（非时序存储）
//---------------------------------------
typedef struct {
    bit [15:0] CR1;
    bit [15:0] CR2;
    bit [15:0] SMCR;
    bit [15:0] DIER;
    bit [15:0] SR;
    bit [15:0] EGR;
    bit [15:0] CCMR1;
    bit [15:0] CCER;
    bit [15:0] CNT;
    bit [15:0] PSC;
    bit [15:0] ARR;
    bit [15:0] CCR1;
    realtime    last_update; // 最后更新时间戳
} timer_config;

timer_config cfg;

//---------------------------------------
// 寄存器写入处理（非时序）
//---------------------------------------
always @(posedge PCLK) begin
    if (PRESETn && PSEL && PENABLE && PWRITE) begin
        case (PADDR[11:2])
            10'h00: cfg.CR1  = PWDATA[15:0];
            10'h01: cfg.CR2  = PWDATA[15:0];
            10'h04: cfg.DIER = PWDATA[15:0];
            10'h08: cfg.SR   = PWDATA[15:0];
            10'h09: cfg.EGR  = PWDATA[15:0];
            10'h0C: cfg.CCMR1 = PWDATA[15:0];
            10'h0D: cfg.CCER  = PWDATA[15:0];
            10'h24: cfg.CNT   = PWDATA[15:0];
            10'h28: cfg.PSC   = PWDATA[15:0];
            10'h2C: cfg.ARR   = PWDATA[15:0];
            10'h34: cfg.CCR1  = PWDATA[15:0];
        endcase
        cfg.last_update = $realtime;
        -> reg_updated;
    end
end

//---------------------------------------
// 抽象计数器模型
//---------------------------------------
real current_count;
always @(reg_updated or posedge TIM1_ETR) begin
    if (cfg.CR1[0]) begin // 定时器使能
        realtime delta_t = $realtime - cfg.last_update;
        real clock_period = (1.0/(CLK_FREQ/(cfg.PSC+1)))*1e9; // 转换为ns
      
        // 计算理论计数值
        current_count = cfg.CNT + delta_t / clock_period;
      
        // 处理溢出
        while (current_count > cfg.ARR) begin
            current_count -= (cfg.ARR + 1);
            -> counter_rollover;
        end
      
        // 更新PWM状态
        -> pwm_update;
    end
end

//---------------------------------------
// PWM生成（组合逻辑）
//-------------------------------------
always @(pwm_update) begin
    if (cfg.CCER[0]) begin
        bit [15:0] ccr = cfg.CCR1;
        bit polarity = cfg.CCER[1];
      
        // 直接计算当前PWM状态
        TIM1_CH1_OC = ((current_count < ccr) ^ polarity);
    end else begin
        TIM1_CH1_OC = 0;
    end
end

//---------------------------------------
// 中断系统（事件驱动）
//---------------------------------------
always @(counter_rollover) begin
    if (cfg.DIER[0]) begin
        TIM1_UIE = 1;
        cfg.SR[0] = 1;
    end
end

//---------------------------------------
// 高级断言（非时序相关）
//---------------------------------------
// 断言1：ARR值必须大于CCR1
property arr_gt_ccr;
    @(reg_updated) disable iff (!PRESETn)
    (cfg.CCMR1[5:4] inside {2'b00, 2'b01}) |-> (cfg.ARR > cfg.CCR1);
endproperty
assert property(arr_gt_ccr);

// 断言2：PWM占空比计算正确
sequence pwm_duty_cycle;
    real expected_duty = (1.0*cfg.CCR1)/(cfg.ARR+1);
    (1, expected_duty = (1.0*cfg.CCR1)/(cfg.ARR+1));
endsequence

assert property (@(pwm_update)
    pwm_duty_cycle |-> $countones(TIM1_CH1_OC)/$sampling_period == expected_duty
);

//---------------------------------------
// 输入捕获扩展（事件驱动）
//---------------------------------------
realtime capture_time;
always @(posedge TIM1_ETR) begin
    if (cfg.SMCR[2:0] == 3'b100) begin // 外部时钟模式1
        capture_time = $realtime;
        cfg.CNT = ($realtime - cfg.last_update) / 
                 ((1.0/(CLK_FREQ/(cfg.PSC+1)))*1e9);
    end
end

//---------------------------------------
// 死区时间建模
//---------------------------------------
real dead_time = (cfg.CCR2 & 8'hFF) * (1.0/(CLK_FREQ/1000)); // 假设CR2存储死区时间
assign TIM1_CH1_OC = #(dead_time) TIM1_CH1_oc_pre; // 添加延迟模型

//---------------------------------------
// 从模式控制扩展
//---------------------------------------
always @(cfg.SMCR) begin
    case (cfg.SMCR[2:0])
        3'b000: // 禁用从模式
        3'b100: begin // 复位模式
            if (TIM1_ETR) cfg.CNT = 0;
        end
        // 其他模式可扩展
    endcase
end

endmodule

改进说明：

1. 非时序建模方法：

   • 使用$realtime代替时钟计数
   • 基于时间差计算当前计数值
   • 事件驱动代替时钟驱动

2. 抽象层次提升：

      graph TD
       A[寄存器写入] -->|触发事件| B[计算时间差]
       B --> C[更新当前计数]
       C -->|事件触发| D[更新PWM状态]
       D --> E[生成断言检查]

3. 新增功能实现：

   • 输入捕获：基于实际时间戳计算
   • 死区时间：使用传输延迟建模
   • 从模式控制：事件驱动状态机

4. 验证导向设计：

   • 添加占空比数学验证
   • 参数关系静态检查
   • 时序约束断言

关键优势：

1. 仿真效率提升：避免逐周期计算
2. 早期错误检测：通过参数断言在配置阶段发现问题
3. 物理时间感知：支持真实时间参数验证
4. DUT实现解耦：不依赖特定实现方式

使用建议：

1. 配合UVM的analysis port使用：

   // 在monitor中
   always @(posedge PCLK) begin
       if (reg_write) begin
           ref_model.reg_write(addr, data);
           analysis_port.write(ref_model.get_status());
       end
   }

2. 添加覆盖率收集：

   covergroup timer_cg @(reg_updated);
       option.per_instance = 1;
       CR1_EN: coverpoint cfg.CR1[0];
       ARR_VS_CCR: coverpoint cfg.ARR - cfg.CCR1 {
           bins zero = {0};
           bins positive = {[1:$]};
       }
   endgroup

这种建模方式更符合验证需求，重点关注功能正确性而非实现细节，同时保持与DUT的时序独立性。

本文作者： ICXNM-ZLin
本文链接： https://talent-tudou.github.io/2025/02/23/外设/timer的reference-model/
版权声明： 本作品采用 CC BY-NC-SA 4.0 进行许可。转载请注明出处！

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