1. Command Address (CA) Signals
- 包括以下控制接口信号：
dfi_act_n,dfi_address,dfi_bank,dfi_bg,dfi_ras_n,dfi_cas_n, 和dfi_we_n。这些信号由 DRAM 类别决定，适用于特定的系统。
2. CA Bus
- JEDEC 定义了 CA 总线，它是一个双倍数据速率（DDR）总线，包含命令、地址和行缓冲器信息。CA 总线通常应用于 LPDDR3 和 LPDDR2 系统。
3. CA Training
- 由 LPDDR3 DRAM 提供的一种机制，利用双倍数据速率 CA 总线优化 CA 定时与内存时钟的关系。CA 训练是 LPDDR3 系统特有的。
4. Command Bus
- 包括以下控制接口信号：
dfi_act_n,dfi_cas_n,dfi_ras_n, 和dfi_we_n。这些信号由 DRAM 类别决定，适用于特定的系统。
5. Column Selection (CAS)
- 列地址选通（Column Address Strobe），通常简称 CAS，是一种控制信号。
6. Data Bus Inversion (DBI)
- DRAM 的一种特性，允许在数据传输之前选择性地对读写数据进行反转，从而提高数据的可靠性。
7. DFI Width
- DFI 接口的总线宽度，通常与 DRAM 总线宽度相同。
8. DFI Bank Width
- DFI 接口的银行位数，通常与 DRAM 器件上的银行引脚数量相同。
9. DFI Chip Select Width
- DFI 接口的芯片选择位数，通常与 DRAM 器件上的芯片选择引脚数量相同。
10. DFI clock frequency
- 定义 MC 的时钟频率。
11. DFI Control Width
- 用于控制 DRAM 的位数，通常是 1 位。
12. DFI Data Enable Width
- DFI 接口上数据路径使能信号的宽度。对于具有 8 位切片的 PHY，通常是 DFI 数据宽度的 1/16，用于提供每个内存数据切片的单个位使能。
13. DFI Data Width
- DFI 接口上的数据路径宽度，通常是 DRAM 数据宽度的两倍。
14. DFI data word
- 通过 MC 和 PHY 之间传输的一个阶段的读写数据。一个 DFI 数据字的宽度是 DRAM 和 PHY 之间总线宽度的两倍，表示一次单独的内存字传输。
15. dfirw_length
- 转移一个 DFI 读写命令数据所需的总 DFI 时钟数。对于匹配频率系统，通常为（突发长度/2）。对于频率比系统，通常为（（突发长度/2）/频率比）。
16. DFI Read Data Valid Width
- DFI 接口上数据路径有效信号的宽度，相当于 PHY 数据切片的数量，宽度定义与
dfi_rddata_en信号相同。
17. DFI Read Training Delay Width
- 用于将读延迟信息传递给 PHY 所需的位数。
18. DFI Read Training Gate Delay Width
- 用于将门控训练延迟信息传递给 PHY 所需的位数。
19. DFI Read Training MC IF Width
- 用于从 MC 视角控制读训练接口的位数。MC 读训练信号通常会被分发到每个 PHY 内存数据切片。
20. DFI Read Training PHY IF Width
- 用于从 PHY 视角控制读训练接口的位数。PHY 可能会驱动来自每个内存数据切片的信号，或者将信号合并为一个信号。
21. DFI Read Training Response Width
- 用于向 MC 传达读训练状态的位数。PHY 读训练响应可以是每个内存数据切片的 1 位，或者是内存数据总线上的每一位。如果宽度与内存数据总线相同，则门控训练信息应返回到每个数据切片的最低位。
22. DFI Training Interface
- 在启用 DFI 训练模式时使用的接口。DFI 训练接口包括三个操作：门控训练、读数据眼训练和写 leveling。门控训练和读数据眼训练统称为“读训练”。训练操作取决于内存类型以及系统是否使用读信号或写信号。
23. DFI Write Leveling Delay Width
- 用于将写延迟信息传递给 PHY 所需的位数。
24. DFI Write Leveling MC IF Width
- 用于从 MC 视角控制写 leveling 接口的位数。MC 写 leveling 信号通常会被分发到每个 PHY 内存数据切片。
25. DFI Write Leveling PHY IF Width
- 用于从 PHY 视角控制写 leveling 接口的位数。PHY 可能会驱动来自每个内存数据切片的信号，或者将信号合并为一个信号。
26. DFI Write Leveling Response Width
- 用于向 MC 传达写 leveling 状态的位数。PHY 应该每个内存数据切片驱动一个位。
27. DQ
- 用于读写数据传输的双向总线，在 DRAM 中传输数据。
28. DQS
- 用于双向传输的数据同步信号总线，传输到 DRAM 或从 DRAM 传输。
29. Frequency Ratio
- 在频率比系统中，MC 和 PHY 以 1:2 或 1:4 的公共频率比率工作；PHY 必须能够接受所有时相的命令。频率比取决于 MC 和 PHY 的参考时钟之间的关系。
30. Gate Training
- 一种操作，利用 DRAM 的 MPR 特性来中心化读取数据预帧中的 DQS 门控。
31. Idle
- 当控制接口没有发送任何命令，且所有读写数据都已传输到 DFI 总线、达到其目的地（DRAM 或 MC），并且 DRAM 总线上的写数据传输已完成时，DFI 总线处于空闲状态。
32. Matched Frequency
- 在匹配频率系统中，MC 和 PHY 以 1:1 的共同频率比率工作。
33. MC
- DDR 内存控制器逻辑。
34. PHY
- DDR 物理接口逻辑。
35. PHY Data Word
- 通过 PHY 和 DRAM 之间传输的一个阶段的读写数据。PHY 数据字是 PHY 和 DRAM 之间总线宽度的大小，并对应于一次跨 DFI 总线的内存字传输。PHY 数据字的宽度是 DFI 数据字宽度的一半。
36. DFI PHY clock frequency
- 定义 PHY 的时钟频率周期。在匹配系统中，它与 DFI 时钟频率的周期相同。在频率比系统中，PHY DFI 时钟频率的周期必须是 DFI 时钟频率周期的 1/2 或 1/4。这些时钟必须在相位上对齐。
37. Read data eye training
- 一种操作，利用 DRAM 的 MPR 特性来中心化读取数据眼中的 DQS。
38. Read training
- 可以指门控训练、数据眼训练，或两者的结合。
39. Row Selection (RAS)
- 行地址选通（Row Address Strobe）。
40. Unit interval (UI)
- 数据字的一半；一个 DRAM 突发中的 DRAM 数据字数量。注意：对于 DDR DRAM 器件，DRAM 数据字的数量是 DFI 数据字的两倍。
41. Variable pulse width-specific signals
- 使用后缀“_aN”（例如，
dfi_alert_n_aN）的可变脉宽特定信号，替代匹配频率的状态接口信号，以在从内存系统到 PHY 传输错误信号时保持脉宽。
42. Write leveling
- 在数据字传输期间进行延迟和相位调节，以确保数据字写入时符合时序约束。
本文作者：
ICXNM-ZLin
本文链接： https://talent-tudou.github.io/2024/12/28/DFI/DFI Spec-Glossary/
版权声明： 本作品采用 CC BY-NC-SA 4.0 进行许可。转载请注明出处！
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