Verdi常用参数

以下是一些常用的Verdi参数，帮助更高效地进行仿真调试。

General/nTrace Options

选项	描述
-2001/+v2k	支持Verilog IEEE 1364-2001命名风格生成块(覆盖语言选项)。不应用IEEE 1364-2005 sec12.4.3 unnamed genblk naming。这个选项只和-sv或-2005使用，它只应用于VCS用户。
-2001genblk	使用Verilog IEEE 1364-2001标准
-2005	支持Verilog IEEE 1364-2005标准。默认应用IEEE 1364-2005 sec12.4.3 unnamed genblk naming
-2009	支持SystemVerilog IEEE 1800-2009标准
-2012	支持SystemVerilog IEEE 1800-2012标准
-h/-hep	打印帮助信息
-nogui	以批量模式运行。要求有效的DISPLAY环境变量。如果没有更多的tcl命令以这种模式执行，Verdi平台自动在三十秒内退出。
-nologo	抑制启动时的欢迎界面，默认到硬件调试界面。欢迎界面通过Help->Welcome命令显示。
-ssc licenseFile	指定license文件的名字
-ssf fastFile(s)/dumpFile(s)/fastFile list(s)	加载FSDB(*.fsdb)，virtual FSDB(*.vf), gzipped FSDB(*.fsdb.gz), bzip2 FSDB(*.fsdb.bz2), waveform dump(*.vcd,*.vcd.gz) files 或FSDB file lists(*.flst)。对单一的fsdb文件，一次可以指定1-16个文件。例子：verdi -f run.f -ssf file1.fsdb file2.fsdb…file16.fsdb或verdi -nWave -ssf demo1.fsdb demo2.fsdb demo3.fsdb。对于一个文件清单，必须在这个文件中列出每一个具有绝对路径或相对路径的FSDB或virtual文件在文件中单独的一行。文件数量没有限制。#和；被用来做注释，但是必须将他们放在单独的一行。当使用-ssf指定一个FSDB文件，并且仿真器的类型使在FSDB中指定，仿真器类型是自动设定。
-ssr sessionFile	加载session文件(*.ses)
-ssv	不推荐自动标识在库文件(-v)的库模块作为库cell。注意：在import期间，在Verdi命令行的-ssv规范重写了在每个用vericom预编译的设计库中-v的规范。(取消-v指定的library为lib cell)
-ssy	不推荐自动标识在库目录(-y)的库模块作为库cell。注意：在import期间，在Verdi命令行的-ssy规范重写了在每个用vericom预编译的设计库中-y的规范。(取消-y指定的library为lib cell)
-ssz	忽略’celldefine编译指令。注意：在import期间，在Verdi命令行的-ssz规范忽略在每个用vericom预编译的设计库中’celldefine编译指令。(忽略`celldefine的compiler指令)
-sswr	加载波形恢复文件(*.rc)
-sv	支持SystemVerilog IEEE 1800-2005标准。默认应用IEEE 1800-2005 sec12.4.3 unnamed genblk naming。
-top topModule| “top1 top2…topN”	指定导入设计的top模块。注意：Verilog模块是大小写敏感。top模块的名字可以使用Cadence NC仿真器命令格式指定来详述指定的设计单元，例如ncelab[library.]cell[:view]
-v95	支持Verilog IEEE 1364-1995标准
-vc	支持DirectC语法
-vcs simulator	指定VCS仿真可执行，启动交互模式

Verilog/SystemVerilog语法和语义分析

1. 如果指定了以下一个或多个选项，整个设计的语法和语义分析用最新的语言类型解决同时具有-sv，-2001，+v2k，-95的这些选项。
   例如：vericom -v95 +v2k -sv a.v
   a.v文件用SystemVerilog语言进行分析。
2. 如果没有一个选项在第一步中指定，则整个设计的语法语义分析用Verilog 2001。
   Verilog/SystemVerilog语言关键词设置检查
3. 如果+verilog1995ext，+verilog2001ext, +systemverilogext选项任意指定一个，通过+{language}ext检查{language}中的关键词集合。
   2.如果以上选项都没有指定，但是在命令行中指定了-sv，-2005，-2001，+v2k，-v95任意一个，则用给定的语言选项集检查整个设计。
   3.如果1和2的选项都没有指定，则用Verilog-2001集检查整个设计。

Environment Options&Simulator Options

Verdi平台接受所有的仿真器选项。关于编译设计的选项会被Verdi使用，其他的选项被忽略。查看完整列表和详细信息，参考仿真器文件。以下仿真器命令行选项也被Verdi平台共同使用。

选项	描述
+define+<macro>	+define选项被用来指定宏。如果宏也被定义在源代码中，它被这个选项覆盖。
+incdir+<directoryname>	指定通过include语句声明的文件的搜索路径
+libext+<extensionname>	对Verilog库文件指定文件扩展名，也可以参看-y选项
-f <filename>.f	加载一个包含设计源文件和仿真器选项的ASCII文件
-ntb_opts uvm[-<version>]	对编译加载UVM库。+define+VCS选项被自动添加在Verdi命令行上。
-uvm[-<version>]	加载默认的Verdi UVM库。如果-uvm和-uvmhome同时指定，-uvm选项将被忽略。
-uvmhome <path>	指定UVM安装目录。+define+INCA选项被自动添加在Verdi命令行。在以下例子中，例子1等同于例子2。例1：verdi -sv -uvmhome $MyUVM test.sv。例2：verdi -sv +define_INCA +$MyUVM/src $MyUVM/src/uvm.sv test.sv
-v <filename>	在指定文件中模块被当做库cell。如果制定了-ssv选项，这个选项被覆盖。
-y <directoryname>	在指定目录中的模块被当做库cell。如果指定了-ssy选项，这个选项被覆盖。在这个目录中，库文件的名字假定和模块的名字一样。+libext选项被用来检查库文件扩展名，从而确保库文件匹配。

本文作者： ICXNM-ZLin
本文链接： https://talent-tudou.github.io/2024/12/11/IC/Verdi常用参数/
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