DQS Gate Training是DDR内存系统中一种关键的训练机制，旨在通过抑制噪声和准确捕获读取数据来优化数据传输。由于在读取路径中的延迟（例如电路板的走线长度）常常不精确，因此需要对门控（Gate）进行训练，以确保它与读取数据精确对齐。
主要组成部分
DQS门控：
- DQS（数据选通信号）用于同步读数据。门控信号控制在何时允许数据被读取和采样，以抑制噪声影响。
训练机制:
- DDR4 PHY解决方案提供了一种内置的DQS门控训练单元，可以在初始化过程中或通过软件/内存控制器触发（使用PIR寄存器）。
- 提供了两种训练机制：基础门控训练（Basic Gate Training）和读取定级（Read-Leveling）
基础门控训练（Basic Gate Training）
执行过程：
- 执行一系列读取事务，通过在可能的门控位置上扫描DQS门，以发现一个合适的门控位置，使读取操作成功。
- 由于可能的位置数量非常大（最多可达到9个tCK周期的延迟线tap），因此使用二分搜索算法加速搜索过程。
具体步骤：
- 启动训练，系统将尝试不同的门控延迟位置。
- 对于每个延迟位置，进行读取事务并监测读取成功与否。
- 通过二分搜索算法有效地缩小可能的延迟范围，找到最佳的门控位置。
读取定级（Read-Leveling）
执行过程：
- 采用采样窗口技术来识别读取DQS的上升沿，并确定门控位置。
- 读取定级不检查读取数据的正确性，而是关注DQS信号本身的时间对齐。
具体步骤：
- 对DQS信号进行采样，寻找最佳的时机以确保读取的数据在门控开启时被准确采样。
- 在整个过程中，读取数据的准确性并不是重点，主要是确保DQS与读取数据的时间对齐。
同步训练
- 同时训练所有字节通道：这两个算法都同时训练所有字节通道，确保在每个rank中，所有字节的DQS信号都被有效地门控。
逐个训练rank：在共享AC双通道模式下，相关的每个rank也会逐个训练。
小结
DQS Gate Training通过精确对齐门控信号和读取数据，提高了DDR内存的信号完整性和性能。通过基础门控训练和读取定级的结合，系统能够有效处理不确定性并优化数据传输过程。基础门控训练负责找到合适的门控位置，而读取定级确保信号的同步，为高效稳定的数据传输奠定基础。
本文作者：
ICXNM-ZLin
本文链接： https://talent-tudou.github.io/2024/10/27/DDR/DQS Gate Training/
版权声明： 本作品采用 CC BY-NC-SA 4.0 进行许可。转载请注明出处！
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